用于3D-IC测试的Tessent

三维叠层集成电路(3D IC)由多个叠层芯片组成。在帮助半导体工业跟上摩尔定律的步伐方面,它们被认为是至关重要的。目前的集成和互连方法包括线键合和倒装芯片,并已投入生产一段时间。

下一代3D集成将硅通孔(TSV)技术作为模具间互连的主要方法。通过TSV连接到3D IC的迁移给业界带来了三个新的测试挑战:

  • 在晶圆测试中管理有缺陷模具的逸出率,以达到目标的后包装产量。
  • 在逻辑芯片配置上测试内存芯片。
  • 测试堆叠在逻辑模具配置上的逻辑。

Tessent®硅测试和产量分析解决方案提供了一套全面的测试设计(DFT)功能,可解决已知良好的模具测试挑战。其中包括业界领先的ATPG解决方案,压缩,逻辑BIST,内存BIST,边界扫描,混合信号BIST和硅学习。

在逻辑上测试堆栈内存

使用Tessent的集成层次测试功能,高质量的测试可以实现对堆叠逻辑和内存芯片。Tessent MemoryList提供了对堆叠内存芯片的快速测试,支持所有流行的DRAM协议,包括那些支持通用jedec wideio接口标准的。这使得逻辑芯片中的内存BIST控制器能够处理为不同的产品变化而堆叠在上面的各种内存芯片。

Tessent还支持对内存总线进行高速测试,包括连接线和TSV互连。共享总线功能允许在同一互连上测试多个内存芯片。

在逻辑上测试堆叠逻辑

对于逻辑堆栈上的逻辑,Tessent分层测试功能用于测试堆叠模具和TSV互连。重复使用为单个模具测试生成的ATPG和BIST测试,节省测试开发时间。根据需要重新排序图案,以确保正确的图案分布和跨多个模具的应用。

采用泰森特层次ATPG解决方案对逻辑芯片之间的TSV进行测试。假设这些TSV存在于相邻模具上扫描隔离芯的边界之间。测试模式是使用完整的包netlist生成的,其中灰盒模型用于非目标模具和/或核心。

通过使用分层测试体系结构的组合,高压缩扫描测试,和BIST技术,Mentor Graphics Tessent解决方案提供了最高质量和最经济的3D-IC测试。

产品

泰森特测试公司

具有高压缩的DFT插入和自动测试模式生成(ATPG)。

泰森特纪念馆

嵌入式存储器的内置自检。

Tessent逻辑列表

内置逻辑自检。

Tessent快速扫描

在包括过渡段在内的速度试验中,多重检测转换,定时意识,关键路径。