导师验证IP

使用先进方法构建综合验证IP,以最快的时间验证注销

今天的设计严重依赖于不断增长的各种复杂的工业标准接口,必须对其进行验证以确保IP互操作性和系统行为。Mentor的验证IP(VIP)通过将Mentor的协议和方法学专门知识构建到支持许多行业标准接口的可重用组件库中,从而提高了质量和缩短了计划时间。这就使工程资源不必花时间开发BFM,验证组件,或贵宾,使他们能够专注于他们设计的独特和高价值的方面。

导师的VIP无缝地集成到先进的验证环境,包括使用UVM构建的测试台,Verilog,VHDL语言SystemC。只是该行业的贵宾与本机SystemVerilog UVM架构所有协议,确保最大生产力和灵活性。

导师®图形验证IP是企业验证平台(EVP)的组成部分,一起奎斯塔验证解决方案,完整的VIP组件减少了启动时间,并允许快速关闭覆盖范围。断言允许全面的协议,正式用户详尽证明设计的正确性,同时支持速度仿真系统使用户能够轻松地过渡到高性能仿真加速度数量级的吞吐量。

特色和亮点

  • 全面的测试套件和遵从性测试
  • 完成协议覆盖和检查
  • 本地SystemVerilog UVM测试和组件
  • SystemVerilog,Verilog,VHDL语言以及SystemC测试台支持
  • 对模拟的支持,加速度,和形式验证环境
  • 集成支持验证计划和管理
  • 事务级记分板,分析,和调试
  • Synthesizable内存模型用于模拟加速度和仿真
聊天| 联系