仿真验证IP

以最快的时间完成验证签核

Mentor的Questa®验证IP无缝集成到所有行业标准模拟器上的所有高级验证环境中。通过跨所有协议的一致且易于使用的uvm架构,Questa验证IP确保了块级验证的最大生产力和灵活性,子系统,以及SOC设计。

今天的设计很大程度上依赖于越来越多的复杂工业标准接口协议。Questa验证IP使工程师能够有效地处理这种复杂性,提高质量,并通过将Mentor的协议和方法论专业知识构建到支持许多行业标准接口的可重用组件库中来缩短计划时间。

这使工程师不用花时间开发BFM,验证组件,或贵宾,因此,他们可以专注于他们设计的独特和高价值方面。

关键特征

广泛的协议和内存模型支持

标准系统的大型库verilog uvm组件具有一致性,公共建筑,包括测试计划,符合性测试,测试序列,以及SystemVerilog和XML源代码中的协议覆盖率,通过一套全面的协议检查,错误注入,以及调试功能。这确保了验证团队内的快速部署和易于重用,扩展和调试。

EZ-VIP:设计用于快速生产

EZ-VIP™API和快速入门套件消除了繁琐的连接,配置,设置任务,允许工程师在一天内使用questa验证IP开始编写测试,即使对于复杂的串行协议,如PCI Express和USB。

关键利益

  • 一致的UVM架构
  • 易用的EZ-VIP API
  • 快速升级:即使是高级串行协议也不到一天,如PCI Express?
  • 反应敏捷的,全天候专家支持
  • 支持所有行业标准模拟器
  • 综合测试套件和符合性测试
  • 完整的验证计划,协议覆盖范围,并检查
  • 直观的事务级调试
  • 高质量,根据常用的设计IP验证成熟的VIP
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