先进,®模拟器

,的核心仿真和调试引擎

而洋葱®先进模拟器结合了高绩效和能力模拟和统一的先进的调试和功能覆盖率Verilog功能最完整的本地支持,System Verilog硬件描述语言(VHDL),SystemC,上海广电,趟车和UVM。

Questa高级模拟器是Questa验证方案的核心仿真和调试引擎;全面的先进验证平台,能够降低验证复杂FPGA和SOC设计的风险。


所需的,跨越的抽象层次复杂的SoC和FPGA设计和验证TLM通过RTL(事务级建模),盖茨,和晶体管,并具有多种验证方法的优越支持,包括基于断言的验证(ABV)。打开验证方法(OVM技术)和通用验证方法(UVM)增加testbench生产力,自动化和可重用性。

学习业内最佳实践验证流动的今天,以及如何实现最优流速度你的SoC设计验证周期。

特征

高绩效和能力

高绩效和能力

,先进的模拟器实现行业领先的性能和容量通过咄咄逼人,SystemVerilog和VHDL的全局编译和仿真优化算法,改善SystemVerilog和混合硬件描述语言(VHDL) / SystemVerilog RTL仿真性能高达10倍。Questa还支持非常快的下一次模拟时间和有效的库管理,同时保持高性能,具有独特的功能,可以在逐块的基础上预先优化和定义调试可见性,从而在运行大量测试时,显著提高回归吞吐量高达3倍。以提高模拟性能。用于模拟时间较长的大型设计,Questa还有一个多核选项。,多核利用现代计算系统的分区设计并行运行在多个CPU或电脑使用自动或手动驱动的分区。为了实现更大的性能,,支持TBX;与Veloce平台的最高性能事务级链接,通过调试可见性和通用测试台,性能提高了100倍。

基于断言的验证

基于断言的验证

Questa提供了一个全面的,基于标准的ABV解决方案,提供SystemVerilog的选择,属性规范语言(PSL)或两者兼而有之。为了缓解酒精的采用,,还包括,验证库(QVL)。QVL是一个全面SystemVerilog断言检查程序和监控库,让它更容易采用酒精。QVL检查程序涵盖了广泛的设计特性,并且还针对正式验证和仿真进行了优化。虽然QVL显示器支持范围广泛的行业标准协议仿真。

测试自动化

测试自动化

,先进的模拟器支持testbench自动化业内最全面的解决方案。除了与Questa Infact紧密集成以实现智能测试台自动化之外,,先进的模拟器使复杂的自动创建,使用刺激场景输入刺激,根据约束和使用SystemVerilog或SystemC验证(SCV)库构造的随机化描述刺激。

,结合所有这些形式的刺激与功能覆盖率代识别自动生成刺激运动的功能。使用功能覆盖指标(上海广电或PSL)作为测试创建的反馈,工程师可以调整约束,将随机测试集中在覆盖孔上。这个自动化的方法提供了巨大的生产力改进手工制作相比,数以百计的直接测试。Questa收集所有覆盖数据-代码覆盖,断言,正式的,和功能覆盖-集成到一个高效的统一覆盖数据库(UCDB)中,并使它们在测试台内实时可用,或通过Questa验证管理进行后处理。

,验证管理

,验证管理

constrained-random测试刺激和度量为验证的应用大大提高了验证过程中生成的数据量。,验证管理分析覆盖率和验证数据,提供最新信息的状态验证测试套件和洞察如何提高效率和有效性的验证过程。请参考验证管理器页面更详细的信息。

多语言集成调试

多语言集成调试

,调试环境完全支持所有标准的语言,和它的GUI使用模型在所有语言和抽象级别是一致的。,自动识别关键对象的设计和验证环境,提供直观的方式来查看和调试这些对象。例如,有限状态机(fsm)被推断出来,和一个FSM debug窗口提供了一种自然的方法来可视化FSM的当前状态和状态转换。

使用ovm/uvm类库构建的验证环境将被自动识别,并且在所有调试窗口中都可以使用基于ovm/uvm感知和SystemVerilog类的调试,除了针对独特的uvm项(如配置和流)的专用uvm窗口之外。Questa有助于自动执行从观察到的错误到错误根源的连接性和因果关系的跟踪过程,这些过程通常耗时且乏味。这个跟踪可以通过图形示意图或源数据流为基础,源和接收器(驱动程序和读者)的关系可以很容易地遍历识别错误的起源。

权力意识到验证

权力意识到验证

功耗管理对于许多应用程序来说是至关重要的。管理电源所需的技术具有独特的设计和验证挑战。,权力意识到仿真,结合Accellera统一格式(UPF)标准,通过在设计周期早期准确地建模低功耗硅行为,降低了实现低功耗硅设计的风险。请参阅权力意识到模拟页面更详细的信息。

好处

  • 高性能、多语言引擎对于最复杂的回归套件
  • 高效先进的验证解决方案与验证管理覆盖率关闭大,复杂的电子系统
  • 容易使用,快速调试时间通过本机断言和一个完整的多抽象和多语言调试环境,包括事务级调试
  • Constrained-random刺激自动生成测试开发
  • 本机高级SystemVerilog测试平台功能OVM技术和UVM结合独特的调试功能,可以减少开发和调试的先进testbenches
  • 高带宽事务级别(TBX)集成快速的平台实现模拟加速
  • 本土支持权力意识到利用UPF值模拟
  • 多核仿真它支持所有设计语言和构造,并自动或手动分区设计以并行运行,同时维护一个用于调试和覆盖的数据库。
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