Questa∈顺序逻辑等价性检查

奎斯塔斯莱克

自动化的,穷举顺序逻辑等价性检查(SLEC)

使用“规格说明RTL与“实施“RTL作为输入,Questa SLEC正式应用程序使用详尽的形式分析自动比较两个代码块。不需要了解形式或属性规范语言。

当一个彻底的比较是必不可少的

相当多的高值验证用例涉及将电路与经过少量修改的等效电路进行比较,然而,在操作上关键的方式。例如,有时需要这种新逻辑来降低动态功耗,或者在最后一刻需要一个经济合作组织,或者必须评估卡住或瞬时故障的影响。虽然这些任务中的每一个都可以通过RTL仿真来处理,这样做可能需要数周甚至数月的测试台开发和模拟调试。更糟的是,即使来自最精心设计的受约束随机模拟环境的结果也不会是详尽的——为由添加的逻辑无意中创建的功能性bug敞开大门。

奎斯塔斯莱克
Questa斯莱克应用程序使用形式化分析来全面比较规格说明和“实施“RTL识别两者对于所有输入的输出行为的任何差异,而且所有的时间。不需要了解形式或属性规范语言。

解决方案:Questa SLEC

Questa SLEC应用程序执行一个详尽的,根据设计尺寸和参数,两个RTL输入的形式化分析只需要几个小时,甚至几分钟。这使得用户不必手动创建和维护测试台,以及必须重新大规模运行,时间和资源密集的模拟回归套件。特别地,下列验证用例从Questa SLEC分析中显著受益:

  • 低功耗时钟门逻辑插入
  • Bug修复和ECO验证:避免在做少量更改后重新仿真耗时
  • 设计优化(通过逻辑移除,管道重新排序,等)
  • ISO26262相关故障/SEU安全机制验证

不管验证任务,通过允许用户解释网络名称或实例名称的轻微不匹配,加快了安装过程,以及任意等级,在分析开始之前。所有差异都汇总在简明的报告中,以便用户可以快速确定所识别的任何问题的严重性。

注意,像(Mentor's FormalPro)这样的纯逻辑等价(LEC)工具用于被比较的DUT具有完全相同数目的状态的流——主要用于验证RTL到门的合成是否正确。相反,Questa SLEC正在检查所有顺序行为,因此可以检查对RTL的任何修改都不影响输出。

特征

  • 对所有输入和所有时间自动和彻底比较两个RTL代码块的输出行为
  • 波形和生成的示意图精确地显示了两个DUT之间的输出差异,连同负责任的控制信号和数据路径
  • 用于设置和调整输入的标准Tcl API,运行时,以及输出报告,以满足您的特定验证任务
  • 比较特定于任务的调试能力,以及与标准Questa调试流的集成调试
  • 支持系统Verilog或VHDL

效益

  • 详尽的,可扩展验证
  • 基于模拟的等效性检查方法在墙上时钟性能上的显著改进
  • 易于设置——不需要正式或断言语言的知识
  • 快速调试和分析:规范和实现DUT之间的任何差异都由反例波形和示意图清晰地定义
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