除了支持标准HDL之外,ModelSim提高了设计质量和调试生产率。ModelSim获奖的单核模拟器(SKS)技术使得VHDL和Verilog在一个设计中的透明混合成为可能。它的体系结构允许独立于平台的编译,具有本地编译代码的卓越性能。

图形用户界面功能强大,一致的,直观。其他窗口中的活动之后,所有窗口都会自动更新。例如,在“结构”窗口中选择设计区域将自动更新“源”,信号,过程,以及变量窗口。你可以编辑,重新编译,在不离开ModelSim环境的情况下重新进行模拟。所有用户界面操作都可以编写脚本,并且模拟可以以批处理或交互模式运行。ModelSim模拟行为,RTL以及门级代码,包括VHDL VITAL和Verilog gate库,使用标准延迟格式(SDF)提供的定时。

ModelSim与Mentor的旗舰模拟器Questa∈共享一个公共的前端和用户界面。这允许客户在需要更高性能和高级验证能力支持时轻松升级到Questa。了解更多关于Questa的信息

ModelSim概述

  • 统一混合语言仿真引擎为了便于使用和性能
  • 本土支持Verilog的,SystemVerilog用于设计,VHDL语言以及用于有效验证复杂设计环境的SystemC
  • 快速调试时间,易于使用,多语言调试环境
  • 高级代码覆盖和分析用于快速覆盖关闭的工具
  • 有吸引力和模拟人生后的调试可用,因此用于这两者的调试环境相同
  • 强波形比较以方便分析差异和缺陷
  • 统一覆盖率数据库具有完整的交互式以及HTML报告和处理,用于理解和调试整个项目的覆盖范围
  • 结合HDL设计器和HDL作者为了完成设计创作,项目管理和可视化能力

特征

高级代码覆盖率

ModelSim的高级代码覆盖能力和易用性降低了利用这个有价值的验证资源的障碍。

ModelSim高级代码覆盖能力为系统验证提供了有价值的度量。所有覆盖信息都存储在统一覆盖数据库(UCDB)中,它用于收集并管理高效数据库中的所有覆盖信息。分析代码覆盖率数据的覆盖率实用程序,例如合并和测试排名,是可用的。可以交互式查看覆盖结果,后仿真,或者在多个模拟运行的合并之后。代码覆盖度量可以由实例或设计单元报告,提供管理覆盖率数据的灵活性。

支持的覆盖类型包括:

  • 报表覆盖率
    在运行期间执行的语句数
  • 分支覆盖率
    影响HDL执行的控制流的表达式和case语句
  • 条件覆盖
    将分支上的条件分解为使结果为true或false的元素
  • 表达式覆盖
    与条件覆盖相同,但是覆盖并发信号分配而不是分支决策
  • 集中表达覆盖
    在确定覆盖结果时,以考虑表达式的每个独立输入的方式呈现表达式覆盖数据
  • 增强切换覆盖
    在默认模式下,计算从低到高和高到低的转换;在扩展模式下,计数到X的转换和从X的转换
  • 有限状态机覆盖
    州和州过渡覆盖率

混合HDL仿真

模特儿 将仿真性能和容量与仿真多个块和系统所需的代码覆盖和调试能力相结合,从而实现ASIC门级注销。Verilog的全面支持,SystemVerilog for Design,VHDL语言SystemC为单个和多语言设计验证环境提供了坚实的基础。ModelSim易于使用和统一的调试和仿真环境为今天的FPGA设计人员提供了他们日益增长的高级功能以及使他们的工作富有成效的环境。

有效的调试环境

ModelSim调试环境为Verilog提供了广泛的直观功能,VHDL语言系统C使其成为ASIC和FPGA设计的选择。

ModelSim简化了使用智能工程调试环境查找设计缺陷的过程。ModelSim调试环境有效地显示用于分析和调试所有语言的设计数据。

ModelSim允许对保存的结果采用许多调试和分析能力,以及在现场模拟运行期间。例如,覆盖率查看器使用代码覆盖率结果分析和注释源代码,包括FSM状态和过渡,语句,表达式,分支,以及切换覆盖范围。

信号值可以在源窗口中注释并在波形查看器中查看,在对象及其声明之间以及访问的文件之间使用超链接导航来简化调试导航。

比赛条件,三角洲,事件活动可以在列表和wave窗口中进行分析。可以容易地定义用户定义的枚举值,以便更快地理解仿真结果。为了提高调试生产率,ModelSim还具有图形和文本数据流功能。

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