斯塔克

Starc建议PowerPro的时钟选通用于RTL功率优化

下载PDF430kb

““PowerPro能够在RTL设计中读取数据并产生相当低的功率,功能等效的RTL非常令人印象深刻。我们发现Calypot独特的顺序分析方法可以自动实现RTL功率优化,从而确定了许多额外的时钟选通机会,并节省了设计时间。”“

西谷信武,副总裁,开发部总经理

协助其成员公司设计和开发LSI电路,Starc(半导体技术学术研究中心)开发并发布参考流程。其中之一,从RTL到布局StarCAD-CEL数字设计流程,解决65纳米以下先进工艺技术的挑战。因为功率优化是这个流程的核心部分,Starc正在寻找新的和有效的方法来自动优化电源。对Calypot系统的PowerPro®CG和SLEC®Pro进行了评估,并将其纳入2.0版的StarCAD-CEL设计流程中。本案例研究讨论了评估标准,为其成员公司获得Starc PowerPro认证的过程和结果。

问题

功耗已成为Starc成员公司的主要关注点,因为他们中的许多公司正在为需要增加功能的消费设备创建SOC,较小的形状系数,延长电池寿命。

今天,设计人员执行手动时钟选通以降低功率。但这是耗时且容易出错的。更多,许多时钟选通优化本质上是连续的,因此不能用传统的组合等效性检查工具来验证。这使得设计者花费更多的时间开发时钟选通测试和运行模拟,以确保他们的更改没有引入功能错误。
Starc面临着开发低功耗设计流程的挑战,其解决方案是:

  • 自动化当前优化电源的手动过程
  • 几乎不费吹灰之力就能全面验证
  • 很容易适应现有的RTL设计流程
  • 不会对设备的时间或区域产生不利影响

解决方案:

“PowerPro能够在为低功耗设计的RTL上省电。在未来,PowerPro可以在设计流程中更早地使用,以减少设计工作量并节省更多电力。”“
Starc建议使用PowerPro来优化电源。这一深入评估的良好结果表明,PowerPro正确有效地识别了降低功耗的时钟选通启用逻辑。PowerPro通过在原始RTL代码中插入时钟选通启用逻辑来提高生产率,从而使优化后的RTL与现有的RTL设计流程兼容并互补。PowerPro可以用于更大的块,在早期的设计过程中,提供更大的节能和消除人工时钟选通优化的工作。

结果:

功率是在由PowerPro优化的RTL合成产生的门级网络列表上测量的。结果,与原始设计相比,PowerPro减少了19.7%的时钟和寄存器功率。

PowerPro为原始RTL添加了11个时钟选通优化,将选通寄存器的数量从79%增加到88%。评估结果表明,PowerPro自动时序时钟选通技术能够在已经被人工时钟选通的设计上改进时钟选通技术。

此表总结了原始和PowerPro优化的RTL设计的特点。

斯塔克

半导体技术学术研究中心(STARC)是日本主要半导体公司于1995年12月联合成立的一个工程财团。Starc的使命是通过开发先进的SoC设计技术,促进日本半导体工业的发展。

相关资源

闲聊γ 接触